verilog testbench inout port

module testbench_rs232;

// Inputs
reg clk;

// Outputs
wire cs;

// Bidirs
wire [7:0] data_bus;

// Instantiate the Unit Under Test (UUT)
RX (
.clk(clk),
.data_bus(data_bus),
.cs(cs)
);

initial begin
// Initialize Inputs
clk =1'b0;
data_bus=8'h01; <--- 如果這時把data_bus當input時,在simulation 會跳出錯誤
end

always #20 clk = ~clk;

endmodule


//----------------------------------修改後-----------------------------------------


module testbench_rs232;

// Inputs
reg clk;

// Outputs
wire cs;

// Bidirs
wire [7:0] data_bus;


//新增
reg aa; //控制data_bus當input還是output
reg [7:0] data_bus_a; // data_bus當input時 存放的data
assign data_bus = aa ? data_bus_a : 8'hzz; //宣告當 aa 為 1 時,data_bus等於data_bus_a,即data_bus為input 反之為output
// Instantiate the Unit Under Test (UUT)
RX (
.clk(clk),
.data_bus(data_bus),
.cs(cs)
);

initial begin
// Initialize Inputs
clk =1'b0;

#10;
aa = 1;
data_bus=8'h01; //data_bus當輸入,輸入值為8'h01

#10;
aa = 0;
//data_bus為輸出
end

always #20 clk = ~clk;

endmodule

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